PDF de programación - Técnicas de Low-Power Design en FPGAs

UNIVERSIDAD AUTONOMA DE MADRID

ESCUELA POLITECNICA SUPERIOR





PROYECTO FIN DE CARRERA



TÉCNICAS DE LOW-POWER DESIGN EN

FPGAs

Godoy Garcés Mencía



SEPTIEMBRE 2013




Técnicas de Low-Power Design en FPGAs






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TÉCNICAS DE LOW-POWER DESIGN EN

FPGAs











AUTOR: Godoy Garcés Mencía

TUTOR: Eduardo Boemo Scalvinoni











Digital System Lab

Dpto. Tecnología Electrónica y de Comunicaciones

Escuela Politécnica Superior

Universidad Autónoma de Madrid

Septiembre de 2013










Técnicas de Low-Power Design en FPGAs









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Técnicas de Low-Power Design en FPGAs



Resumen

En el presente proyecto se abordan distintas técnicas de diseño con el fin de conseguir reducir

el consumo de potencia en un determinado tipo de circuito electrónico, las FPGAs. Para ello se

han elegido diferentes benchmarks con el fin de estudiar el funcionamiento de las diferentes

técnicas bajo distintas circunstancias.

Se han utilizado distintas técnicas de medida del consumo de potencia para poder determinar

el error de las estimaciones de la herramienta del fabricante y analizar en que tipo de

circunstancias este tipo de medidas tiene menores errores y por tanto es más fiable.

Finalmente se ha analizado la influencia del diseñador en el proceso de floorplanning para

poder saber la eficiencia de este proceso si se usa junto con los settings de la herramienta del

fabricante.



Palabras clave

FPGA, floorplanning,

low-power, AES, FFT, consumo, potencia, pipeline, benchmark,

propagación de errores, potencia dinámica, potencia estática, potencia de cortocircuito, LUT,

DSP, temperatura de unión, condensador de carga, paralelización, puerta lógica, corriente de

fuga.



Abstract

Different designs techniques are addresses in this project in order to reduce the power

consumption of a particular type of electronic circuit: the FPGA. Different benchmarks have

been chosen in order to study the behavior of the different techniques under specific

situations.

Several techniques for measuring power consumption have been used to obtain EDA tool

estimation errors and analyze their circumstances in order to determine which one implies the

lowest error and, therefore, which one is the most reliable.

Finally, the designer influence has been analyzed at the floorplanning process to know the

efficiency of this process when it is used with the settings provided by the software.


Key words

FPGA, floorplanning,

low-power, AES, FFT, consumption, power, pipeline, benchmark,

propagation of error, dynamic power, static power, short-circuit power, LUT, DSP, junction

temperature, load condenser, parallelization, logic gates, leakage current.

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Agradecimientos

En primer lugar, agradecer a mis padres, Francisco y Emma, su apoyo incondicional durante

toda mi vida y ayudarme a llegar hasta aquí, facilitándome todo lo necesario para ello. Gracias

por la educación y el cariño recibido. A mi hermano, Héctor, por poder contar con él

incondicionalmente, por sus consejos y por ser el mejor ejemplo a seguir.

Gracias a mi tutor, Eduardo Boemo, por haberme dado la oportunidad, las ideas y las

herramientas necesarias para realizar este proyecto. También agradecer a Juan Pablo Oliver

su ayuda, sus explicaciones y comentarios en los momentos más importantes del proyecto.

Gracias a mis amigos del colegio, por ser una familia después de tantos años y sentirles

siempre cerca, aunque algunos estén lejos. Agradecer a mis compañeros de Erasmus, por

hacer de aquel año el más importante de mi vida, compartiendo buenos momentos y

experiencias.

Gracias a los compañeros de la escuela, por los momentos de prácticas y estudio en los que sin

su apoyo todo hubiera sido más difícil. También agradecer a mis compañeros de Deimos, por

todo lo que he aprendido este año, por el buen ambiente de trabajo y por siempre estar

disponibles para ayudarme.

Y gracias especialmente a Henar, por aprender de ella cada día, por todo lo vivido y

compartido. Teniendo cerca una persona tan brillante, todo es más fácil.







Godoy Garcés Mencía

Septiembre 2013



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Técnicas de Low-Power Design en FPGAs



Índice de contenido

Índice de figuras .......................................................................................................................... 13

Índice de tablas ........................................................................................................................... 21

1. Introducción............................................................................................................................. 23

1.1. Motivación y objetivos ..................................................................................................... 23

1.2. Organización de la Memoria ............................................................................................ 25

2. Estado del Arte y Marco Tecnológico ...................................................................................... 27

2.1. FPGAs ............................................................................................................................... 27

2.2. Principales fabricantes ..................................................................................................... 28

3. Consumo en circuitos integrados ............................................................................................ 29

3.1. Potencia y energía ............................................................................................................ 29

3.1.1. Glitches ...................................................................................................................... 31

3.1.2. Corrientes de cortocircuito ........................................................................................ 32

3.1.3. Método tradicional vs método actual en el diseño .................................................. 34

3.1.4. Relación entre potencia y retardo ............................................................................. 35

3.1.5. El espacio Energía-Retardo........................................................................................ 35

3.2. Diseño temporal. Técnicas a nivel de circuito .................................................................. 36

3.2.1. Sensibilidad Energía-Retardo .................................................................................... 37

3.2.2. Reducción de energía activa (dinámica) ................................................................... 38

3.2.3. Múltiples tensiones de alimentación ......................................................................... 38

3.2.4. Distribuyendo múltiples fuentes de alimentación ..................................................... 39

3.2.4.1. Convencional .......................................................................................................... 39

3.2.4.2. Shared n-well .......................................................................................................... 39

3.2.5. Tecnología de mapeo ................................................................................................ 40

3.2.6. Lecciones del circuito de optimización ...................................................................... 42

3.2.7. Reduciendo las fugas (leakage). Longitud del canal ................................................. 42

3.2.8. Resumen .................................................................................................................... 43

3.3. Diseño temporal. Arquitectura, algoritmos y sistemas .................................................... 44

3.3.1. Reduciendo la tensión de alimentación ..................................................................... 45

3.3.2. Implementación de pipeline ...................................................................................... 47

3.3.4. Mejorando la eficiencia computacional .................................................................... 48

4. Benchmarks ............................................................................................................................. 50

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4.1. Core Multiplicador Xilinx .................................................................................................. 50

4.2. Multiplicador segmentado ............................................................................................... 54

4.3. AES (Advanced Encryption Standard) ............................................................................... 56

4.4. FFT (Fast Fourier Transform) ............................................................................................ 59

5. Opciones de ISE y PlanAhead relacionadas con consumo ....................................................... 61

5.1. Opciones de Xilinx ISE 13.1 ............................................................................................... 61

5.2. Opciones de Xilinx PlanAhead 13.1 .................................................................................. 67

6. Medidas ................................................................................................................................... 70

6.1. Multiplicadores Xilinx .......................