PDF de programación - TEMA 2 – UNIDAD DE CONTROL - 2º CURSO INGENIERÍA TÉCNICA EN INFORMÁTICA DE GESTIÓN

ARQUITECTURAS DE
COMPUTADORES

2º CURSO INGENIERÍA TÉCNICA
EN INFORMÁTICA DE GESTIÓN
EN INFORMÁTICA DE GESTIÓN

TEMA 2 – UNIDAD DE CONTROL

JOSÉ GARCÍA RODRÍGUEZ
JOSÉ ANTONIO SERRA PÉREZ

Tema 2. La Unidad Central de Proceso

1

La Unidad Central de Proceso

El procesador

 Introducción
 Empleo de buses
 Fases de Ejecución de las Instrucciones

 Introducción
 Establecimiento de las fases
 La ruta de datos
Unidad de Control
 Unidad de Control
 identificación de las señales de control
 Activación de las señales de control

 Diseño de la Unidad de control

 Método de la tabla de estados
 Método del Contador de secuencia
 Abstracción de la máquina

 Conclusiones

Tema 2. La Unidad Central de Proceso

2

Introducción

EL procesador

 Mecanismo de ejecución de las instrucciones
 Diseño de la Unidad de Control

Unidad de
proceso
proceso

Unidad de

Control

Dirección

Datos
Datos

Unidad de
Memoria

Lectura
Escritura

Tema 2. La Unidad Central de Proceso

3

Repertorio de instrucciones elegido

Instrucciones

Formato tipo 1

7 0

COP
8 bits

Operación

Sintaxis

Suma

Resta

And

Or

ADD r1

SUB r1

ANA r1

ORA r1

Descripción
A
1rA
+←
A
1rA
−←

←
andA
1r
A
←

A
1rorA

Cód. Oper.

30h, 31h, 32h, 33h, 45h

18h, 19h, 1Ah, 1Bh, 46h

20h, 21h, 22h, 23h, 48h

24h, 25h, 26h, 27h, 49h

Tema 2. La Unidad Central de Proceso

4

Repertorio de instrucciones elegido

Instrucciones

Formato tipo 2

15 8 7 0

COP
8 bits

dato
8 bits

Operación

Suma Inmediata

Sintaxis
ADI dato

Resta Inmediata

SUI dato

And Inmediata

ANI dato

Or Inmediata

ORI dato

Descripción
A
A
dato
+←
A
dato
A
−←
←

andA
A
dato

←
orA
dato
A

Cód. Oper.

35h

36h

68h

69h

Tema 2. La Unidad Central de Proceso

5

Repertorio de instrucciones elegido

Instrucciones

Formato tipo 3

23 16 15 8 7 0

COP
8 bits

DesplazamientoL

DesplazamientoH

8 bits

8 bits

Operación

Sintaxis

Cargar

LDA dir

Almacenar

STA dir

Salto incondicional

JMP dir

Salto si FZ=1

JZ dir

FZSi



1

Descripción
(dirMA ←
)
A
dirM

(
PC ←
←⇒=

←)
dir
PC

Cód. Oper.

70h

71h

74h

72h

dir

Tema 2. La Unidad Central de Proceso

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Ruta de datos con bus único

Empleo de
de buses

 Bus único de datos de 8 bits
 Bus único de direcciones de 16 bits
 Necesidad de registros temporales para liberar al bus

A

TEMP

ALU

HL

Memoria

B. R.

Tema 2. La Unidad Central de Proceso

7

Ruta de datos con dos buses

Empleo de
de buses

 2 buses de 8 bits
 Comunicación con la memoria a través de HL
 Enlace de bus

A

ALU

Enlace

B. R.

HL

Memoria

Tema 2. La Unidad Central de Proceso

8

Ruta de datos con tres buses

Empleo de
de buses

 3 buses de 8 bits
 Comunicación con la memoria a través de HL
 Enlace de bus

Enlace

A

ALU

B. R.

HL

Memoria

Tema 2. La Unidad Central de Proceso

9

Introducción

Fases de ejec. de las instrucciones

Búsqueda de
la instrucción

Decodificación

Ejecución

Búsqueda del
Búsqueda del

operando

Ejecución

Almacenamiento

del resultado

Preparación

de la I. siguiente

 Diseño disparado por

flanco.

 Cada fase de ejecución
durará un ciclo de reloj.

 La duración del ciclo de

reloj dependerá de la
reloj dependerá de la
duración de la acción más
lenta.

 No se puede realizar una

lectura y una escritura en
el banco de registros en el
mismo ciclo de reloj.

Tema 2. La Unidad Central de Proceso

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Consideraciones

Fases de
ejecución

 Funciones básicas de la MaNoTas:

 Acceso al Banco de Registros

 Acceso a la Memoria

 Operaciones en la ALU

 Suposiciones:

El tiempo de estas funciones es igual a un ciclo de reloj.
 El tiempo de estas funciones es igual a un ciclo de reloj.

 El coste del resto de los elementos es cero.

 Las acciones asociadas a una fase ocurren en

paralelo.

 Las acciones asociadas a fases sucesivas

ocurren en serie.

Tema 2. La Unidad Central de Proceso

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Fases de
ejecución

Establecimiento de las fases

Fase 1

Fase 2

RI←M[PC]
PC←PC + 1

PC Pc+1←

Decodificación

PC Pc+1←

ADD,SUB,ANA,ORA

Fase 3

ADI,SUI,ANI,ORI

LDA,STA,JMP

TEMP←r1

TEMP←M[PC]

PC ←PC+1
PC ←PC+1

L←M[PC]
PC ←PC+1
PC ←PC+1

Fase 4

JZ

(Z)=1

si

A←A op TEMP

A←A op TEMP

H←M[PC]
PC ←PC+1

L←M[PC]
PC ←PC+1

Fase 5

LDA

STA

JMP

A←M(HL)

M(HL)←A

PC←HL+1

H←M[PC]
PC ←PC+1

Fase 6

PC←HL+1

Tema 2. La Unidad Central de Proceso

12

Establecimiento de las fases (1)

Fases de
Ejecución

 Fase 1: Búsqueda de la instrucción

 RI ← M[PC]
 PC ← PC + 1

 Fase 2. Decodificación

 Estas dos fases son comunes a todas las instrucciones

Tema 2. La Unidad Central de Proceso

13

Establecimiento de las fases (2)

Fases de
Ejecución

 Fase 3: Obtención de operandos y

evaluación del código de condición Z.
 Caso I. Instrucciones Aritmético-Lógicas

 Modo de direccionamiento directo a registro

 TEMP ← r1

 Modo de direccionamiento inmediato
 Modo de direccionamiento inmediato

 TEMP ← M[PC]
 PC ← PC +1

(TEMP ← dato)

 Caso II.

Instrucciones de referencia a memoria y salto

incondicional

 L ← M[PC]
 PC ← PC +1

(L ← DirL)

 Caso III. Instrucción de salto condicional

 Z?

Tema 2. La Unidad Central de Proceso

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Establecimiento de las fases (3)

Fases de
Ejecución

 Fase 4: Obtención de operandos, ejecución

y conclusión de las instrucciones
Aritmético-Lógicas.
 Caso II. Instrucciones Aritmético-Lógicas

 A ← A op TEMP

 Caso II.

Instrucciones de referencia a memoria y salto

incondicional

 H ← M[PC]

(H ← DirH)

 PC ← PC +1

 Caso III. Instrucción de salto condicional

 L ← M[PC]

(L ← DirL)

 PC ← PC +1

Tema 2. La Unidad Central de Proceso

15

Establecimiento de las fases (4)

Fases de
Ejecución

 Fase 5: Conclusión de las instrucciones de

acceso a memoria y salto incondicional y
obtención de operandos.
 Caso II. Instrucciones de referencia a memoria

 Instrucción de carga

 A ← M[HL]
 A ← M[HL]

 Instrucción de almacenamiento

 M[HL] ← A

 Caso II. Instrucción salto incondicional

 PC ← HL +1

 Caso III. Instrucción de salto condicional

 H ← M[PC]

(H ← DirH)

 PC ← PC +1

Tema 2. La Unidad Central de Proceso

16

Establecimiento de las fases (5)

Fases de
Ejecución

 Fase 6: Conclusión de la instrucción de

salto condicional.

 PC ← HL +1

Tema 2. La Unidad Central de Proceso

17

Fases de
ejecución

Diagrama de fases final

Fase 1

Fase 2

Fase 3

RI←M[PC]
PC←PC + 1

PC Pc+1←

Decodificación
Evalución de Z

JZ si Z=0

PC Pc+1←

ADD,SUB,ANA,ORA

ADI,SUI,ANI,ORI

LDA,STA,JMP

JZ si Z=1

TEMP←r1

TEMP←M[PC]

PC←PC+1
PC←PC+1

L←M[PC]
PC←PC+1
PC←PC+1

L←M[PC]
PC←PC+1

Fase 4

A←A op TEMP

A←A op TEMP

H←M[PC]
PC←PC+1

H←M[PC]
PC←PC+1

Fase 5

LDA

STA

JMP

A←M(HL)

M(HL)←A

PC←HL+1

PC←HL+1

Tema 2. La Unidad Central de Proceso

18

Fases de
ejecución

La ruta de datos

±1

SP

RI

+1

PC

HL

MX

0
1
2

dirección

MEMORIA

dato

A

TEMP

Modificación

Banco

de

Registros

ALU

M
X

R. E.

Tema 2. La Unidad Central de Proceso

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Identificación de las señales de control(1)

Unidad

de Control

 Señales de control de salida para el banco de registros

Señal

Descripción

CONTROL DE BANCO DE REGISTROS
CONTROL DE BANCO DE REGISTROS

SELreg1

SELreg0

Lreg

Sreg

Seleccionan el registro al que se desea acceder del banco de registros: B,
C, D o E.

Si se encuentra activada (valor 1), permite que el dato que se encuentra en
el bus se almacene en el registro seleccionado.

Si se encuentra activada (valor 1) permite que el dato que se encuentra en
el registro seleccionado aparezca en el bus. En caso contrario

Tema 2. La Unidad Central de Proceso

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Identificación de las señales de control(2)

Unidad

de Control

 Señales de control de salida para la memoria y la ALU

Señal

Descripción

CONTROL DE LA MEMORIA

Lmem

Emem

SDir2

SDir1

ALU2

ALU1

ALU0

Salu

Señal de lectura de la memoria. Si su valor es 1, el dato almacenado en la
posición de memoria que hay en el bus de direciones se coloca en el bus de
datos.

Señal de escritura de la memoria. Si su valor es 1, el dato que se encentra
en el bus de datos se almacena en la posición de memoria que hay en el
en el bus de datos se almacena en la posición de memoria que hay en el
bus de direcciones.

Señales de control al multiplexor que selecciona el dato a escribir en el bus
de direcciones para acceder a una posición de memoria. Dependiendo de
su valor se accederá a la posición de memoria especificada por el registro
PC, SP o HL..

CONTROL DE LA UNIDAD ARITMÉTICA Y LÓGICA

Estas tres señales de control determinan la operación a realizar por la ALU:
suma, resta, and, or , or exclusiva, incremento y decremento.

Si se encuentra activada permite que el resultado de la ALU aparezca en el
bus de datos.

Tema 2. La Unidad Central de Proceso

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Identificación de las señales de control(3)

 Señales de control de salida para el registro de estado

Unidad

de Control

Señal

Descripción

CONTROL DEL REGISTRO DE ESTADO

LF

SF
SF

SelO

SelC

SelZ

Si se encuentra activa, carga los datos de la entrada en el registro de
estado. El dato puede provenir de la ALU o del registro acumulador.

Si se encuentra activa, escribe en el bus de datos el contenido del registro
Si se encuentra activa, escribe en el bus de datos el contenido del registro
de estado.

Señal de control a un multiplexor que selecciona como dato a escribir en el
registro de estado como flag de Overflow, el bit 2 del registro acumulador o
el indicador de overflow procedente de la ALU.

Señal de control a un multiplexor que selecciona como dato a escribir en el
registro de estado como flag de Carry, el bit 1 del registro acumulador o el
indicador de Carry procedente de la ALU.

Señal de control a un multiplexor que selecciona como dato a escribir en el