PDF de programación - HC908 FLASH, SYSTEM INTEGRATION MODULE (SIM)

SYSTEM

INTEGRATION

MODULE

(SIM)

Curso de Microcontroladores
Familia HC908 Flash de Freescale

Parte II

ING. DANIEL DI LELLA

Clock

Generation

Module
(CGM)

System Integration Module

System

Integration

Module
(SIM)

LVI

IRQ

COP

BREAK

68HC08

CPU

RESET

Timer
Interface
Module
(TIM)

Direct
Memory
Access
Module
(DMA)

Internal Bus (IBUS)

Serial

Communications

Interface

(SCI)

Serial

Peripheral
Interface

(SPI)

Random
Access
Memory
(RAM)

Electronically
Programmable

ROM

Monitor

ROM

• Deriva los “Bus clocks” desde el CGM
• Generación y control del clock bus para el CPU y perifericos

– Stop/wait/reset/break entrada y recupero
– Control interno del clock

• Control del Master Reset, incluyendo al Power- On Reset (POR)

y al COP timeout

• Control de interrupciones:

– Conocimiento de la temporización
– Control de la temporización por Arbitraje
– Generación del “Vector Adress”

•

Habilitación/Deshabilitación de la temporización en el CPU

• Arquitectura Modular expandible hasta 128 fuentes de

interrupción (concebida para futuros derivativos).

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Parte II

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Diagrama en Bloques del SIM

STOP/WAIT
CONTROL

SIM

COUNTER

÷ 2

MODULE STOP
MODULE WAIT
CPU STOP (FROM CPU)
CPU WAIT (FROM CPU)
SIMOSCEN (TO CGM)

COP CLOCK



CGMXCLK (FROM CGM)
CGMOUT (FROM CGM)

CLOCK
CONTROL

CLOCK GENERATORS

INTERNAL CLOCKS

RESET

PIN LOGIC

POR CONTROL

RESET PIN CONTROL



SIM RESET STATUS REGISTER

MASTER
RESET
CONTROL

LVI (FROM LVI MODULE)
ILLEGAL OPCODE (FROM CPU)
ILLEGAL ADDRESS (FROM ADDRESS
MAP DECODERS)
COP (FROM COP MODULE)



RESET

INTERRUPT CONTROL
AND PRIORITY DECODE

INTERRUPT SOURCES

CPU INTERFACE

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System Integration Module (SIM)

- Bus Clocks -

Toma la salida del “Clock Generation Module” (CGM)

• Distribuye los clocks a los submódulos

Controla clocks del sistema en los modos “low power”, de la

siguiente forma:

• WAIT

– Detiene el clock del CPU solamente !!!

• STOP

– Detiene todos los bus clocks !!!
– Activa la señal SIMOSCEN

• Apaga los circuitos osciladores del CGM.

Una de las principales funciones del SIM es la de controlar y distribuir las señales de Clock hacia los
distintos módulos del MCU, su acción es fundamental en los modos “low power”, pués es el
encargado de “quitarle” la señal de clock a un módulo determinado, para así garantizar el modo de
bajo consumo, sin perder funcionalidad operativa.

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Control del Reset

SIM Reset Status Register

• El SRSR registra la causa de la última secuencia de reset .
( Uno y solamente un bit será seteado!!!)

SRSR

READ:

POR

PIN COP ILOP ILAD MODRST LVI 0
















0

WRITE:
RESET:


1


0

0


0


0


0


0

El Bit indicador de la fuente del Reset es limpiado por lectura del SRSR o x P.O.R

Fuentes de Reset en el MCU:

Illegal Opcode Reset
Illegal Address Reset

• Power-on Reset Module (POR)
• External Reset Pin (RST)
•
•
Causado por un “opcode fetch” desde una dirección ilegal.
• Low-Voltage Inhibit Module (LVI) (supervisor de baja tensión)
• Computer Operating Properly Module (COP)

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Flujo del Power-On Reset

Vdd

POR
Pulse

RESET pin es
puesto a low

El Oscilador

comienza a operar

los clocks internos son mantenidos

en Low

por 4096 CGMXCLK

ciclos de clocks

El Reset pin es

liberado.

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CGMOUT

RST

IAB

PC

Pin externo de Reset

VECT H

VECT L

•La señal interna de reset puede ser generada forzando el pin RST a low
•El bit “PIN” del SIM reset Status Register (SRSR) es seteado si:

– RST es mantenido bajo por un mínimo de 67 ciclos de CGMXCLK
– Tiempos de seteo del PIN Bit :

POR/LVI Resets = 4163 = (4096 +64 + 3) Ciclos
Todos los otros Resets = 67 = (64+3) Ciclos

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Resets Internos

ILLEGAL ADDRESS RST
ILLEGAL OPCODE RST

COPRST

LVI
POR

Illegal Opcode Reset

INTERNAL RESET

• Ocurre cuando el CPU decodifica instrucciones que no son del “opcode map”

Illegal Address Reset

• Ocurre cuando el CPU trata de buscar una instrucción desde una dirección que no está

definida en el mapa de memoria.

Low Voltage Inhibit Reset

• LVI indica cuando VDD cae por debajo de un limite prefijado
• El Reset permanece por 4096 ciclos de CGMXCLK clock después de que VDD es

restablecida

– Permite la estabilización del clock

Computer Operating Properly Reset

• COP indica si el “ timer” ha expirado

– El Timer debe ser periodicamente reseteado

• Protección del sistema, previene “colgaduras” en el proceso.

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Interrupciones

El HC908 puede procesar hasta 128 resets/interrupciones separadas

Los módulos perifericos On-Chip generan interrupciones enmascarables

• Reconicidas solamente si el “interrupt mask bit” está limpio
•

Indicada tambien por un “flag de estado de la interrupción en cada uno”

Todas las interrupciones están priorizadas

SIM module

• Recibe todas las interrupciones
• Realiza arbitrajes
• Pasan las interrupciones de más alta prioridad al CPU

FIN CAPITULO 8 !!!

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