PDF de programación - Conceptos elementales de computadores

Conceptos elementales de computadores

Sergio Barrachina Mir

Germán León Navarro

José Vicente Martí Avilés

Área de Arquitectura y Tecnología de Computadores

Universitat Jaume I

Copyright c 2014 Sergio Barrachina Mir, Germán León Navarro y José
Vicente Martí Avilés.
Esta obra se publica bajo la licencia «Creative Commons Atribución-
CompartirIgual 4.0 Internacional». Puede consultar las condiciones de dicha
licencia en: http://creativecommons.org/licenses/by-sa/4.0/.

Índice general

Índice general

Índice de figuras

Índice de cuadros

1 Introducción

1.1.
Introducción al computador . . . . . . . . . . . . . . . . . . . . . . .
1.2. Concepto de arquitectura de un computador . . . . . . . . . . . . . .
1.3. Arquitectura de Von Neumann . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . .
1.4. Niveles estructurales de Bell y Newell

2 Representación de la información

2.1. Representación e interpretación . . . . . . . . . . . . . . . . . . . . .
2.2. Representación de números enteros positivos . . . . . . . . . . . . . .
2.3. Representación con signo
. . . . . . . . . . . . . . . . . . . . . . . .
2.4. Representación de números reales . . . . . . . . . . . . . . . . . . . .
2.5. Representación de caracteres alfanuméricos
. . . . . . . . . . . . . .
2.6. Sistemas de numeración octal y hexadecimal . . . . . . . . . . . . . .

3 Álgebra de Boole

3.1. Términos del álgebra de Boole . . . . . . . . . . . . . . . . . . . . . .
3.2. Representación de funciones booleanas . . . . . . . . . . . . . . . . .
3.3. Simplificación de funciones: Mapas de Karnaugh . . . . . . . . . . .
3.4.
Introducción a las puertas lógicas . . . . . . . . . . . . . . . . . . . .

4 Circuitos combinacionales

4.1. Definición y clasificación de circuitos . . . . . . . . . . . . . . . . . .
4.2. Análisis de circuitos combinacionales . . . . . . . . . . . . . . . . . .
4.3. Síntesis de circuitos combinacionales . . . . . . . . . . . . . . . . . .
4.4. Circuitos combinacionales integrados (MSI) . . . . . . . . . . . . . .

5 Circuitos secuenciales

5.1.
Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2. Biestables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3. Descripción funcional de un circuito secuencial
. . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . .
5.4. Análisis de circuitos secuenciales
5.5. Síntesis de circuitos secuenciales
. . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6. Registros
5.7. Contadores
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

iii

III

V

IX

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iv

Índice general

6 Memorias

6.1. Características de las memorias . . . . . . . . . . . . . . . . . . . . .
6.2. Jerarquía de memorias . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3. La memoria principal del computador
. . . . . . . . . . . . . . . . .
6.4. Asociación de memorias . . . . . . . . . . . . . . . . . . . . . . . . .

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7 Unidad Central de Proceso

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97
7.1. Estructura de la Unidad Central de Proceso . . . . . . . . . . . . . .
98
7.2. Ciclo de trabajo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
99
7.3. Excepciones e interrupciones
. . . . . . . . . . . . . . . . . . . . . .
7.4. Formato de instrucción . . . . . . . . . . . . . . . . . . . . . . . . . .
99
7.5. Lógica cableada y lógica microprogramada . . . . . . . . . . . . . . . 101
7.6. RISC y CISC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
7.7. El microprocesador R2000 . . . . . . . . . . . . . . . . . . . . . . . . 103

8 Unidad de Entrada/Salida

109
Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
8.1.
8.2. Comunicación física
. . . . . . . . . . . . . . . . . . . . . . . . . . . 111
8.3. Métodos de sincronización . . . . . . . . . . . . . . . . . . . . . . . . 113

Bibliografía

115

Índice de figuras

1.1. Componentes de un computador

. . . . . . . . . . . . . . . . . . . . . .

2.1. Representación e interpretación de la información . . . . . . . . . . . . .
2.2. Ejemplo del método de divisiones sucesivas
. . . . . . . . . . . . . . . .
2.3. Ejemplo del método de substracciones sucesivas . . . . . . . . . . . . . .
2.4. Código Gray o binario reflejado . . . . . . . . . . . . . . . . . . . . . . .
2.5. Rango de la representación en exceso Z . . . . . . . . . . . . . . . . . .
2.6. Representación del 12, 375 en binario con coma fija . . . . . . . . . . . .
2.7. Representación de los formatos IEEE 754 de simple y doble precisión . .
2.8. Rango de representación en coma flotante . . . . . . . . . . . . . . . . .
2.9. Representación del formato IEEE 754 ‘reducido’
. . . . . . . . . . . . .

3.1. Obtención de las formas canónicas de una función . . . . . . . . . . . .
3.2. Ejemplo de mapa de Karnaugh de una función de dos variables: (a) tabla
de verdad, (b) mapa de Karnaugh, (c) minitérminos y (d) maxitérminos
3.3. Ejemplos de simplificación de funciones lógicas utilizando mapas de Kar-
naugh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4. Principales puertas lógicas . . . . . . . . . . . . . . . . . . . . . . . . . .

4.1. Circuito mal formado: cortocircuito . . . . . . . . . . . . . . . . . . . . .
4.2. Circuitos combinacionales mal formados: realimentación . . . . . . . . .
4.3. Ejemplo de análisis de circuitos combinacionales: circuito a analizar
. .
4.4. Ejemplo de análisis de circuitos combinacionales: tablas de verdad y fun-
ciones algebraicas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5. Sumador de 2 bits
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6. Mapas de Karnaugh de las salidas del sumador de 2 bits: R2 (a), R1 (b)
y R0 (c) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.7. Asociación de puertas NAND de 2 entradas para obtener una puerta
NAND de 3. La figura (a) representa la forma correcta de hacerlo y (b)
la incorrecta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Implementación de R2 sólo con puertas NAND . . . . . . . . . . . . . .
4.8.
4.9.
Implementación de R1 sólo con puertas NAND . . . . . . . . . . . . . .
4.10. Implementación de R0 sólo con puertas NAND . . . . . . . . . . . . . .
4.11. Decodificador n × 2n . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.12. Tabla de verdad y circuito de un decodificador 1 × 2 con salidas activas
a nivel alto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.13. Tabla de verdad de un decodificador 1× 2 con salidas activas a nivel alto
. . . . . . . .

y entrada Enable activa a nivel alto (a) o a nivel bajo (b)

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Índice de figuras

y entrada Enable activa a nivel alto (a) o a nivel bajo (b)

4.14. Tabla de verdad de un decodificador 1×2 con salidas activas a nivel bajo
. . . . . . . .
4.15. Tabla de verdad y esquemático del decodificador 3 × 8 74xx138 . . . . .
4.16. Implementación de la función F utilizando un decodificador con salidas
activas a nivel alto y tomando los unos de la función (a) o tomando los
ceros de la función (b); utilizando un decodificador con salidas activas a
nivel bajo y tomando los unos de la función (c) o tomando los ceros de
la función (d) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.17. Obtención de un decodificador 2 × 4 utilizando decodificadores 1 × 2 . .
4.18. Obtención de un decodificador 3 × 8 utilizando decodificadores 1 × 2 y
2 × 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.19. Codificador 8 : 3 con la entrada 6 activa . . . . . . . . . . . . . . . . . .
4.20. Multiplexor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.21. Ejemplo de asociación de multiplexores
. . . . . . . . . . . . . . . . . .
4.22. Implementación de una función de 3 variables utilizando un multiplexor
8 : 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.23. Implementación de una función de 3 variables utilizando un multiplexor
4 : 1 y como máximo un inversor . . . . . . . . . . . . . . . . . . . . . .
4.24. Demultiplexor 1 : 2n . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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5.1. Señal de reloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2. Esquema básico de un circuito secuencial síncrono . . . . . . . . . . . .
5.3. Esquema de un biestable RS asíncrono con puertas NOR . . . . . . . .
5.4. Símbolo de un biestable RS asíncrono . . . . . . . . . . . . . . . . . . .
5.5. Símbolos de un biestable RS síncrono activo por flanco de bajada (a) y
por flanco de subida (b) . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6. Tabla de funcionamiento y símbolo de un biestable JK síncrono activo
por flanco de subida . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7. Cronograma de un hipotético biestable JK asíncrono . . . . . . . . . . .
5.8. Cronograma de un biestable JK síncrono activo por flanco de subida . .
5.9. Tabla de funcionamiento y símbolo de un biestable T síncrono activo por
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10. Implementación de un biestable T utilizando un JK . . . . . . . . . . .
5.11. Tabla de funcionamiento y símbolo de un biestable D activo por flanco
de subida . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

flanco de subida

61
5.12. Implementación de un biestable D utilizando un JK y una puerta inversora 62
5.13. Implementación de un biestable D utilizando un RS y una puerta inversora 62
. . . . . . . . . . . . . . . . .
5.14. Biestable JK con entradas Preset y Reset
62
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5.15. Transición entre estados en la máquina de Moore . . . . . . . . . . . . .
64
5.16. Transición entre estado