Circuitos Digitales - quartus II

Hola, he implementado un sumadior ripple carryd e 16 bits en VHDL y lo he simulado con el quartus II de Altera.
Este sumador consta consta de 16 sumadores de 1 bit (puertas and, or y xor) de manera que la salida del carry de cada sumador es la entrada de carry del siguiente.
Pues bien el problema es que cuando compilo, al hacer el place & route el programa me pone unos sumadores en un lado de la FPGA y otros en otro lugar con lo cual hay unos retardos que no puedo controlar debido a la distancia entre los sumadores.
¿puedo modificar la posicion de los sumadores y ponerlos donde yo quiera?o mejor ¿antes de compilar puedo poner alguna restricción con respecto a la zona de rutado y emplazamiento?

Gracias

¡Claro, Carmina! Puedes influir en la ubicación de los elementos en una FPGA y aplicar restricciones de emplazamiento utilizando archivos de restricciones (constraints) durante la compilación. Esto te permitirá controlar la ubicación de los sumadores y otros elementos en tu diseño VHDL. En el caso de Quartus II de Altera (ahora parte de Intel FPGA), puedes utilizar archivos de restricciones tipo `.qsf` (Quartus Settings File).

Aquí hay algunos pasos generales para aplicar restricciones de ubicación en Quartus II:

1. Generar un archivo .qsf:
Crea un archivo `.qsf` en tu proyecto si aún no tienes uno. Puedes hacerlo manualmente o mediante la interfaz de Quartus II.

2. Definir restricciones de ubicación:
En el archivo `.qsf`, puedes definir restricciones de ubicación para tus sumadores. Esto se hace mediante la directiva `set_location_assignment`. Por ejemplo:


En este caso, `"PIN_1"` y `"PIN_2"` son las ubicaciones físicas específicas de la FPGA donde deseas que se coloquen las salidas de los sumadores.

3. Asignar restricciones de ubicación:
Una vez que hayas definido las restricciones en el archivo `.qsf`, debes asegurarte de que el archivo esté incluido en tu proyecto y que las restricciones se apliquen durante la compilación.

4. Compilar con restricciones:
Durante la compilación, Quartus II utilizará las restricciones definidas en el archivo `.qsf` para guiar la ubicación de los elementos en la FPGA.

5. Análisis y ajustes:
Después de la compilación, verifica los informes de lugar y enrutado para asegurarte de que las restricciones se hayan aplicado correctamente. Puedes ajustar las restricciones según sea necesario para lograr la ubicación deseada.

Recuerda que, aunque las restricciones de ubicación pueden ayudar a controlar la colocación de los elementos en la FPGA, también pueden requerir cierta experiencia en el diseño FPGA y comprensión de la arquitectura específica de la FPGA que estás utilizando.

Si tienes acceso a la documentación de Quartus II o a recursos en línea relacionados con la compilación y restricciones en Altera/Intel FPGAs, te recomiendo que los consultes para obtener detalles específicos sobre cómo aplicar restricciones de ubicación en tu proyecto.